================================================================================================================================================ PHYSICAL HARDWARE & BOARD BOUNDARY ================================================================================================================================================ [ SENSOR 1 ] [ IR FLEX DAUGHTER BOARD (SENSOR 1 PATH) ] ┌─────────────────────────┐ ┌────────────────────────────────────────────────────────┐ │ FLIR Boson+ 1 (IR) │ │ TI DS90CR285 Serializer TX │ │ 16b Data, Syncs @ 27MHz │───(20b Single-Ended)──>│ Serializes 21-bit parallel payload to 4 LVDS pairs │ └─────────────────────────┘ └──────┬─────────────────────────────────────────────────┘ │ ├─── Data Pair 0 & 1 (LVDS) ────┐ │ ▼ │ ┌─────────────────────────┐ │ │ TI DS90LV028AQ-Q1 #1 │──> 2x Single-Ended Data (Data0, Data1) │ │ (Dual LVDS Receiver) │ @ 189 Mbps │ └─────────────────────────┘ │ └─── Data Pair 2 & Clock (LVDS) ┐ ▼ ┌─────────────────────────┐ │ TI DS90LV028AQ-Q1 #2 │──> 1x Single-Ended Data (Data2) @ 189 Mbps │ (Dual LVDS Receiver) │ 1x Single-Ended Clock (PCLK) @ 27 MHz └─────────────────────────┘ │ │ (Total: 3x Data @ 189 Mbps + 1x Clk @ 27 MHz) ▼ [ J51 FMCP EXPANSION PORT ] │ ─────────────────────────────────────────────────────────────────────────────────────────────────┼────────────────────────────────────────────── VEK280 / VCK180 BOARD BOUNDARY │ ─────────────────────────────────────────────────────────────────────────────────────────────────┼────────────────────────────────────────────── │ ▼ ┌─────────────────────────────┐ │ Versal XPIO Banks 706-708│ │ (LVCMOS18 / LVCMOS15) │ └──────────────┬──────────────┘ │ =================================================================================================┼============================================== PL FABRIC — SENSOR 1 LOGIC ISLAND (Asynchronous Domain) │ =================================================================================================┼============================================== │ ┌─────────────────────────────────────────────────────────────────────┴────────────────────────────────┐ │ Single-Ended Clock (27 MHz PCLK) │ 3x Single-Ended Data (189 Mbps) ▼ ▼ ┌──────────────┐ ┌──────────────────────────┐ │ IBUF (Hard) │ │ │ └──────┬───────┘ │ │ │ │ │ ├───> [ clk_in1 ] │ │ │ │ │ │ ┌─────────────────────────────────────────┐ │ │ │ │ s0_clocking_wizard │ │ │ │ │ (MMCM) │ │ │ │ │ │ │ │ │ │ clk_out1 (189 MHz Serial Clk) ──────────┼────────────────────────────────────────────>│ [clk_189MHz] │ │ └─────────────────────────────────────────┘ │ │ │ │ s0_channel_link_deser │ └───────────────────────────────────────────────────────────────────────────────────────────>│ [clk_27MHz] │ │ (Custom RTL Module) │ │ │ [bitslip_pulse] (From Sync FSM) ─────────────────────────────────────────────────────>│ [bitslip_pulse] │ └────────────┬─────────────┘ │ ▼ 20b Broadside Video Bus ┌──────────────────────────┐ │ s0_v_vid_in_axi4s_0 │ │ (Video-In to AXI4-Stream)│ └────────────┬─────────────┘ │ ▼ AXI4-Stream Interface ┌──────────────────────────┐ │ s0_axis_data_fifo_0 │ │ (Async FIFO CDC Bridge) │ │ │ [s_axis_aclk] <── (27 MHz PCLK Domain) │ Writes @ 27 MHz │ [m_axis_aclk] <── (200 MHz System Domain) ────────────│ Reads @ 200 MHz │ └────────────┬─────────────┘ │ ────────────────────────────────────────────────────────────────────────────────────────────────────────────────────────────────────┼─────────── MAIN INTERCONNECT SUBSYSTEM (Synchronous 200 MHz System Domain) │ ────────────────────────────────────────────────────────────────────────────────────────────────────────────────────────────────────┼─────────── │ AXI-Stream Channel 0 ▼ ┌─────────────────────────────────────────┐ ┌──────────────────────────┐ │ main_system_clk │ │ v_frmbuf_wr_0 │ │ (Master System MMCM) │ │ (AXI Frame Buffer Write) │ │ │ │ │ │ clk_out1 (200 MHz) ─────────────────────┼──────────────────────────────────────────────────────────────────>│ [ap_clk] │ └─────────────────────────────────────────┘ │ │ │ [m_axi_mm] │ └────────────┬─────────────┘ │ ============================================================================================================================┼=========== HARDWARE MEMORY SUBSYSTEM │ ============================================================================================================================┼=========== │ AXI4 Memory-Mapped ▼ ┌──────────────────────────┐ │ Programmable NoC (NMCI) │ └────────────┬─────────────┘ │ ▼ ┌──────────────────────────┐ │ LPDDR4 Memory Controller │ └────────────┬─────────────┘ │ ▼ ┌──────────────────────────┐ │ LPDDR4 Memory Chips │ │ (Banks 700-705 Buffers) │ └──────────────────────────┘